作为“燃灯者”的芯耀辉：推动国内高速Chiplet接口IP不断破局

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打造一系列有竞争力的Chiplet 接口IP解决方案，必须把Chiplet技术理解为一个完整的系统设计。芯耀辉除了PHY IP外，解决方案还包括PHY、控制器和将PHY及控制器集成在一起的子系统。同时，芯耀辉还提供Interposer设计、封装设计、PCB设计和3D封装仿真等技术支持，以及完整的测试方案，多方位支撑客户Chiplet产品的高效运行，实现高性能、低功耗、低延迟，帮助不同的客户都能得到适合自己的最佳PPA的需求。为了加快客户芯片上市时间和一次流片成功率，芯耀辉并没有将Chiplet技术挑战性推向系统设计和生产测试以适应IP，而是“逆流而上”，在IP设计的源头就来解决这些挑战。我们可以从企业应对Chiplet D2D先进封装时如何保证信号完整性、电源完整性的应对之策，以及KGD测试环节中以点带面地理解芯耀辉对IP技术knowhow的掌握度。D2D封装对信号完整性的要求更为紧迫，此过程中为了连接各个芯片单元，不得不通过众多Via来穿越深层封装的线路，带来了较为严重的信号crosstalk问题，从而可能导致数据的失真和错误。芯耀辉建立了发射器、接收器、通道综合模型，模拟真实通道的频率响应。这有助于更好地将频率响应参数应用于Chiplet模型，有望为解决这一问题带来重要价值；与信号完整性有着密切关联的是电源的完整性，芯耀辉以on-die-cap(ODC)这一在高速接口设计中扮演关键角色的元件作为切入口，通过巧妙的电源链路设计和对ODC的优化运用，确保了对整个系统的稳定运行，为客户提供了完整的支持和服务。此外，为了保证客户的时序收敛，芯耀辉的“硬核技术”还包括了对KGD(Know Good Die)测试的融合。先进封装体系下多Die互联，没法像常规芯片一样放探针来确定里面的Die是否正常工作或者D2D互联是否出现短路，芯耀辉的PHY提供了丰富的D2D KGD测试功能，与ATE供应商实现了高质量共频联动，优化了芯片的流片成本，着重于客户的一次性量产需求，加速了产品上市时间。赋能产业数字化，芯耀辉ESG的多维展现高端半导体IP和EDA工具是衔接集成电路设计、制造和封测的关键纽带，同时也是数字产业化倒金字塔的“底座”，半导体IP产业以几十亿美元的全球产值撬动的是金字塔顶端数万亿级别的数字经济。三年多以来，芯耀辉打造了一系列全面的国产先进工艺完成IP解决方案，在高性能计算、人工智能、5G、物联网、消费电子等多个领域都能提供一站式接口IP解决方案，赋能各个领域SoC国产浪潮和数字化。尤其值得一提的是，自今年6月起，芯耀辉已连续获得由SGS颁发的ISO 26262:2018 ASIL D车规级功能安全流程认证以及MIPI CDPHY TX、MIPI CDPHY RX和PCIe 3 PHY的功能安全产品认证证书，是国内唯一能够提供符合车规认证标准的国产接口IP厂商，在助力车规级IP上车方面，芯耀辉的每一次突破都代表了国内该赛道的“凿空之举”。自2020年6月芯耀辉成立以来，从产品研发、标准制定等等，每一次里程碑式的大事记，既是企业ESG的自身呈现，也是更宏观视野下的国产半导体IP企业具体鲜活的微观史。如前所述，芯耀辉判断，在Chiplet生态发展的高级阶段，IP供应商须面临着重要的角色转变——有潜力演变为Chiplet供应商，不但需具备高端芯片的设计能力，还要有多品类的IP布局和平台化的运作能力。为了符合IP产业核心竞争力的内在要求，芯耀辉朝着这一方向布局未来不断突破，这也是芯耀辉ESG秉承多维发展之路，作为Chiplet技术之“燃灯者”的题中之义。

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